您的位置:
- 在线播放
- 分集下载
- FPGA培训教程夏宇闻老师版01
- FPGA培训教程夏宇闻老师版02
- FPGA培训之quartus II 使用教程
- fpga培训视频
- fpga培训
- FPGA工程师就业培训班培训心得
- 硬件描述语言概述
- top-down设计思想
- 如何避免冒险竞争
- verilog中行为级和RTL级
- verilog模块的编写和验证
- verilog HDL用处
- verilog还是vhdl
- verilog中reg和wire的不同点(至芯FPGA培训)
- Verilog中阻塞与非阻塞(至芯科技FPGA培训)
- verilog模块的基本构成要素(至芯fpga培训)
- verilog中两种不同的赋值语句
- FPGA中数字系统的构成
- verilog模块的基本构成要素
- verilog模块的基本构成要素
- verilog模块中的信号
- 015时序逻辑设计要点
- verilog模块的种类和用途
- 为什么verilog能支持大型设计
- verilog模块的基本构成要素
- fpga设计中顶层测试verilog模块
- fpga设计中不同抽象级hdl的模型
- RAM的verilog模块
- 如何用quartus调取RAM
- 顶层测试verilog模块
- 数字逻辑的构成
- 组合逻辑-八位数据通路控制器
- 八位三态数据通路控制器
- 静态随机存储器
- 开关逻辑
- 全局时钟王和平衡树结构
- 避免冒险竞争和流水线
- 为什么要设计有限状态机(1)
- 为什么要设计有限状态机(2)
- verilog设计举例(1)
- 1verilog设计举例(2)
- 1verilog设计举例(3)
- 1verilog设计举例(4)